一般人來說可能會以為做半導體晶片跟做蛋糕一樣?，一層一層疊上去就會成功了

7奈米製程是啥?

一般人來說可能會以為做半導體晶片跟做蛋糕一樣?，一層一層疊上去就會成功了，?但是我們蛋糕做壞了還能吃?scan the code for elaborated solutions，半導體做壞了，漏電太大的，耗電太多的、速度發展太慢的則只能報廢?。

我記得40年前，當我剛開始在半導體產業工作的時候，聯合電子公司最先進的工藝是6微米，或者說6000納米，然後我一直工作到3微米，或者說3000納米，那時候工程師也可以使用光學顯微鏡來檢查產品是否有任何缺陷。因為光的波長是400-800納米。40年後，在你意識到之前，半導體工藝已經跨越了1000納米，到130納米，28,14納米，到7納米，甚至5,3,2納米的路線圖已經繪制出來了。

矽原子的直徑約為0.1納米。如果工藝最薄處真的只有7 nm厚，也就是說一塊絕緣體是由70個矽原子組成的氧化矽。這么薄的壁基本上比1mm的玻璃透明。defect detection system更有趣的是，根據量子力學，雖然所有困在牆內的電子有90%在裏面，但有10%分布在牆外。這種現象在量子力學中是不可避免的。

7納米世界 IC 電路設計工程師，一定要忍受 D-S 之間的漏電，像使用漏水的水龍頭一樣，設計同樣的浴室。semiconductor production systems采用漏電邏輯門的設計可以采用邏輯電路，遊戲規則不再是以前的絕對1 = 100% 全功率，0 = 0% 全功率，而是類比1 = 70% 功率，0 = 30% 漏電。這種情況對於我們這些已經玩過模擬電路的老骨頭來說，並不覺得有什么困難，因為古鍺晶體管 Icbo 泄漏也很嚴重。但對於處於數字時代的孩子來說，這可能很瘋狂。

Icbo是古代鍺晶體管常見的熱漏，與主題無關，這裏暫時不詳細討論。

假的7奈米製程

還好現在台積電號稱7奈米的製程，其實是騙人的，宣稱7奈米的電晶體，線寬其實是40奈米，閘極寬是20奈米，只有最細的D-S通道是寬7奈米，高52奈米、長60奈米，一顆MOS電晶體長寬高仍有40x60x100奈米大，這樣的尺寸，離會產生量子通信隧道效應，造成嚴重漏電的7奈米，其實還很遠，所以因為量子力學所造成的漏電只有1%，也就是1=99% 通電 ，0=1% 漏電 ，邏輯工程師還不需要太慌張。

2/3/5奈米製程

但是，如果有一天工藝真的達到了所謂的2 nm，而實際的絕緣壁只有6 nm，那么量子力學的物理現象就很明顯了，比如1 = 60%電，0 = 40%漏電。3.5 nm厚的牆，1 = 55%電，0 = 45%漏電會很搞笑，需要下一代天才AI。

希望那時候量子計算機已經投入實際使用，現在這種矽晶制成的半導體已經變成骨頭，像真空管一樣被放進博物館。